什么是Verilog语言！请问你有电路设计方面的证书吗？

HDL(硬件描述语言)概述

随着EDA技术的发展，用硬件语言设计PLD/FPGA成为一种趋势。目前主要的硬件描述语言有VHDL和Verilog HDL。VHDL开发较早，语法比较严格，而Verilog HDL是在C语言基础上开发的硬件描述语言，语法比较自由。与verilog HDL相比，VHDL的编写规则比verilog更复杂，但Verilog的自由语法也容易让少数初学者出错。国外很多电子专业在本科阶段会教VHDL，研究生阶段会教verilog。从国内来看，VHDL的参考书比较多，很容易找到资料，而Verilog HDL的参考书相对较少，给学习Verilog HDL带来一些困难。

下面详细介绍一下Verilog HDL。

Verilog HDL是在应用最广泛的C语言基础上开发的一种组件描述语言。由GDA(网关设计自动化)公司的PhilMoorby于1983年底发起。最初只设计了一个仿真验证工具，后来陆续开发了相关的故障仿真和时序分析工具。1985年，Moorby推出了其第三款商用模拟器Verilog-XL，大获成功，从而使Verilog HDL迅速得到普及和应用。1989 CADENCE公司收购GDA公司，使得VerilogHDL成为这家公司的独家专利。1990 CADENCE公司公开发表Verilog HDL，并成立LVI组织推动Verilog HDL成为IEEE标准，即IEEE标准1364-1995。

Verilog HDL最大的特点就是易学易用。如果有C语言编程经验，可以在短时间内快速学习掌握，所以可以安排Verilog HDL内容在ASIC设计相关课程中讲授。由于HDL语言本身是专门为硬件和系统设计而设计的，这种安排可以使学习者同时获得设计实际电路的经验。相比之下，学习VHDL更难。但是Verilog HDL的自由语法也容易导致初学者犯一些错误，这一点要注意。

选择VHDL还是verilog HDL？

这是初学者最常问的问题。其实两种语言没有太大区别，描述能力差不多。掌握其中一种语言后，通过短期学习，可以快速学习另一种语言。选择什么语言主要看周围人的使用习惯，可以方便以后的学习和交流。当然，如果你是ASIC设计人员，首先要掌握verilog，因为在IC设计领域，90%以上的公司都是用verilog进行IC设计的。对于PLD/FPGA设计人员，可以自由选择两种语言。