中国砷化镓场效应晶体管专利
三星在财务报表中写道:“通过全球首次大规模生产GAA 3纳米技术，增强其技术领先地位。”(通过保持GAA工艺技术的领先地位来超越市场增长，采用定价策略来确保未来投资，并提高我们先进工艺的产量和份额)
三星的3GAE工艺技术是第一个使用GAA晶体管的工艺，三星官方称之为多桥沟道场效应晶体管(MBCFET)。
三星大约在三年前正式推出了3GAE和3G 3GAP节点。三星表示，该工艺将实现30%的性能提升、50%的功耗降低和高达80%的晶体管密度(包括逻辑和SRAM晶体管的混合)。不过，三星的性能和功耗的实际结合效果如何，还有待观察。
理论上，GAAFET与目前使用的FinFET相比有很多优点。在GAA晶体管中，沟道是水平的，被栅极包围。GAA沟道使用外延和选择性材料去除来形成，这允许设计者通过调整晶体管沟道的宽度来精确地调整晶体管沟道。通过更宽的通道实现高性能，通过更窄的通道实现低功耗。这种准确性大大降低了晶体管漏电流(即降低功耗)和晶体管性能的可变性(假设一切正常)，这意味着更快的产品交付时间、上市时间和更高的产量。此外，根据应用材料公司(Applied Materials)最近的一份报告，GAAFET有望减少20%至30%的电池面积。
谈到应用，其最近推出的用于形成栅极氧化物叠层的高真空系统IMS(集成材料解决方案)系统旨在解决GAA晶体管制造中的主要挑战，即沟道之间非常薄的空间和沉积多晶硅的必要性。在短时间内在沟道周围形成栅氧化层和金属栅叠层。应用材料公司的新AMS工具可以使用原子层沉积(ALD)、热步骤和等离子体处理步骤来沉积厚度仅为1.5埃的栅氧化层。高度集成的机器还执行所有必要的计量步骤。
三星的3GAE是一种“早期”的3nm制造技术，将主要由三星LSI(三星的芯片开发部门)和可能的一两家SF的其他alpha客户使用。请记住，三星的LSI和SF的其他早期客户倾向于大量制造芯片，预计3GAE技术将得到广泛应用，前提是这些产品的产量和性能符合预期。
过渡到新的晶体管结构通常是有风险的，因为它涉及到新的制造工艺和新的工具。其他挑战是由所有新节点引入并由新电子设计自动化(EDA)软件解决的新布局方法、布局规划规则和布线规则。最后，芯片设计师需要开发全新的ip，费用昂贵。
外媒:三星3nm良率仅20%
据外媒Phonearena报道，三星代工厂是仅次于巨头台积电的全球第二大独立代工厂。换句话说，除了制造三星自己设计的Exynos芯片，三星还根据代表工厂客户的高通等第三方公司提交的设计来制造芯片。
骁龙865应用处理器(AP)是由台积电公司使用其7纳米工艺节点制造的。在5nm骁龙888芯片组上，高通回归三星，继续依靠韩国代工厂生产4nm骁龙8 Gen 1。这是目前为三星、小米和摩托罗拉制造的高端安卓手机提供动力的AP。
然而，2月份有消息称，三星代工在其4nm工艺节点上的良品率仅为35%。这意味着只有35%从晶圆上切割下来的芯片能通过质量控制。相比之下，台积电在生产4纳米骁龙8 Gen 1 Plus时实现了70%的产率。换句话说，在所有条件相同的情况下，台积电生产的芯片数量是三星同期的两倍。
因此，台积电最终收到了高通的订单，构建其剩余的骁龙8 Gen1芯片组和骁龙8 Gen 1 Plus SoC。我们还假设台积电将获得制造3纳米骁龙8 Gen 2的许可，即使高通需要向台积电支付溢价，以允许该芯片组的独家制造商在短时间内制造足够多的芯片。
尽管三星最近表示其产量一直在增加，但Business Post的一份报告称，三星3nm工艺节点的产量仍远低于公司的目标。虽然三星代工厂的全环栅(GAA)晶体管架构首次引入其3 nm节点，使其在台积电处于领先地位(台积电将引入其2 nm节点GAA架构)，但三星代工厂早期3 nm生产的良品率一直在10%至20%的范围内。
这不仅是三星需要提高的极低良率，而且比萨米在4nm骁龙8 Gen 1中经历的上述35%良率还要差。
Wccftech表示，据消息人士透露，三星将从明年开始向客户发货的首款3nm GAA芯片组“性能版本”实际上可能是一款新的内部Exynos芯片。据悉，三星一直在为其智能手机开发新系列的Exynos芯片，但现阶段尚不清楚它们是否会使用3纳米GAA工艺节点制造。
台积电和三星很快就会有新的挑战者，因为英特尔已经表示，其目标是在2024年底接管行业的工艺领先地位。它还率先获得了更先进的极紫外(EUV)掩模对准器。
第二代EUV机器被称为高NA或高数值孔径。当前EUV机器的NA是0.33，但是新机器的NA是0.55。NA越高，蚀刻在晶片上的电路图案的分辨率越高。这将有助于芯片设计者和代工厂创造新的芯片组，这种芯片组包含的晶体管甚至比目前集成电路中使用的数十亿晶体管还要多。
这也将防止代工厂再次将晶片通过EUV机器来给芯片增加额外的功能。阿斯麦表示，第二代EUV机器生成的更高分辨率图案将提供更高的分辨率，这将使芯片特征减少1.7倍，芯片密度增加2.9倍。
通过首先收购这台机器，英特尔将能够在从台积电和三星手中夺回领先地位的过程中迈出一大步。
台积电3纳米生产时间曝光
据台媒《联合报》报道，台积电和三星在晶圆代工厂前三名的竞争中，在3 nm展开激战，始终吸引着全球半导体行业的目光。据调查，由于开发进度的延迟，苹果新一代处理器今年仍然使用台积电3 nm搭配5 nm增强版N4P，最近有了重大突破。台积电决定在今年率先采用第二版3纳米工艺N3B，并于今年8月在新竹12厂R&D中心八期和柯南18厂P5厂同步投片，正式采用FinFET结构对抗三星的围栅(GAA)工艺。
据台积电介绍，该公司的3纳米(N3)制程技术将是继5纳米(N5)制程技术之后的又一整代工艺。当N3工艺技术引入时，它将是业界最先进的工艺技术，拥有最好的PPA和晶体管技术。与N5工艺技术相比，N3工艺技术的逻辑密度会提高70%左右，在相同功耗下速度会提高10-15%，或者在相同速度下功耗会降低25-30%。N3工艺技术的发展进程符合预期，进展良好。未来，它将提供一个完整的平台来支持移动通信和高性能计算应用。预计2021，会收到一批客户产品。此外，预计2022年下半年开始量产。
如上所述，晶圆厂18将是台积电3纳米的主要生产厂。资料显示，台积电柯南的Fab 18是目前扩产的重点，P1p4 * *的4个5纳米和4纳米工厂，P5 P8 * *的4个3纳米工厂，而P1 P3的Fab 18A正在量产，至于P4 P6的Fab 65438+。
在芯片设计公司还在“拼产能”的时候，晶圆制造领域却是另一番景象。对于晶圆厂商来说，现在更重要的是3nm的突破。谁率先量产3nm，谁就占据了未来晶圆制造业的制高点，甚至影响AMD、NVIDIA等芯片巨头的产品路线图。
毫无疑问，在3nm的节点上，目前能抗衡的只有台积电和三星，但英特尔显然也在先进制造工艺上发力。不过从最近的消息来看，台积电和三星在3nm量产上都颇为坎坷。Gartner分析师Samuel Wang表示，3纳米斜率将比之前的节点需要更长的时间。
最近，一份引用半导体行业消息来源的报告显示，据报道，台积电在3纳米工艺产量方面存在困难。消息来源报告的关键谣言是，台积电发现很难在其3纳米FinFET工艺中实现令人满意的产量。但到目前为止，台积电还没有公开承认任何N3的拖延，相反，它声称它正在“取得良好进展”。
众所周知，台积电3nm在晶体管上采用FinFET结构。FinFET采用三维结构，增加了电路栅极的接触面积，从而使电路更加稳定，实现了半导体制造工艺持续小型化的目标。事实上，走在3nm的FinFET晶体管或多或少是极限，然后会遇到工艺小型化导致的电流控制泄漏等物理极限问题，而台积电仍然选择它，很大程度上是因为它可以在不改变太多生产工具的情况下拥有优越的成本结构。特别是对于客户来说，不需要太多的设计改动就可以降低生产成本，可以说是双赢。
根据之前公布的数据，与5nm芯片相比，台积电的3nm芯片逻辑密度将提升75%，效率提升15%，功耗降低30%。据悉，台积电的3nm工艺已于2021年3月开始风险试产，并小批量交付。预计2022年下半年开始商业化生产。
从工厂的角度来看，中国台湾省柯南18工厂4-6期是台积电的3nm量产基地。至于客户，从上面可以看出，英特尔、苹果和高通都选择了台积电。摩根士丹利分析师陈查理最近发表报告称，台积电在2023年的3纳米芯片代工市场几乎处于垄断地位，市场份额接近100%。
与台积电在良率上的问题不同，三星在3nm上的难点在于3 nm GAA工艺专利IP数量落后。据韩国媒体报道，三星对3 nm GAA工艺相关专利的缺乏感到不安。
三星在晶体管方面采用了全栅极(GAA)晶体管架构。相对于台积电的FinFET晶体管，基于GAA的3nm工艺成本肯定更高，但从性能上来看，基于GAA架构的晶体管可以提供比FinFET更好的静电特性，并满足一定的栅宽要求。可以看出，在相同的工艺下，使用GAA结构可以使芯片尺寸更小。
平面晶体管、FinFET和GAA FET
三星的3nm GAA技术与5nm制造工艺相比，逻辑面积效率提高35%以上，功耗降低50%，性能提升30%左右。去年6月，三星官方宣布3nm制程技术已经飞成功。此外，三星还宣布将于2022年推出早期版本的3nm GAA，其“性能版”将于2023年出货。
目前在工厂方面，有报道称三星可能在美国投资6543.8+07亿美元建设3nm芯片生产线。在客户方面，三星没有具体透露，但据报道，高通，AMD和其他台积电重量级客户有兴趣引入三星的3纳米工艺。然而，由于上述韩国媒体报道称，高通已将其3纳米AP处理器的OEM订单交给了台积电，三星的3纳米客户仍然是一个谜。
去年帕特·基尔辛格出任英特尔CEO后，曾经在OEM领域试水的IDM巨头重返这一市场。同时，他们也提出了远大的抱负。
在本月的18投资者会议上，英特尔CEO帕特·基尔辛格再次强调，英特尔的2nm工艺将于2024年上半年量产，比台积电早，这意味着两年后晶圆代工业务与台积电的竞争将更加激烈。
虽然英特尔没有过多透露3nm工艺，但Digitimes去年的研究报告分析了台积电、三星、英特尔和IBM在相同命名的半导体工艺节点的晶体管密度，并比较了各公司在10nm、7nm、5nm、3nm和2nm的晶体管密度。
在工厂方面，英特尔强调将投资800亿欧元在欧洲建厂。英特尔德国负责人Christin Eisenschmid在接受采访时透露，将在欧洲生产2nm或推广更小的芯片。英特尔将2nm视为扩大欧洲产能的重要关键，以避免在未来的先进技术竞争中落后。
一般来说，在3nm的节点上，台积电、三星、英特尔谁会是最后的赢家，可能只能用时间来评判，但从目前的情况来看，台积电可能略胜一筹。
3nm已经达到了摩尔定律的物理极限。未来应该如何发展？这已经成为全世界研究人员迫切需要解决的问题。目前，研究人员大多试图在晶体管工艺和材料方面找到解决问题的方法。
三星在3nm工艺中使用的上述GAA晶体管是3nm之后不错的选择。GAA在沟道四周设计了栅极，可以降低漏电压，提高对沟道的控制，这是减少工艺节点的关键。据报道，台积电也将在2纳米工艺中使用砷化镓晶体管。
纳米线是直径在纳米量级的纳米结构。纳米线技术的基本吸引力之一是它们表现出强大的电学性质，包括由于其有效的一维结构而产生的高电子迁移率。
最近，来自HZDR的研究人员宣布，他们通过实验证明了纳米线在张力下的长期理论预测。在实验中，研究人员制作了由GaAs核和砷化铟铝外壳组成的纳米线。最后，结果表明，研究人员确实可以通过对纳米线施加拉伸应变来提高纳米线的电子迁移率。测量出未应变纳米线和体GaAs的相对迁移率增加了约30%。研究人员认为，他们可以在晶格失配较大的材料中实现更显著的增加。
最近，英特尔一项关于“堆叠叉片式晶体管”的专利引起了人们的关注。
英特尔表示，新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与最先进的三栅极晶体管相比，这允许增加晶体管的数量。在专利中，英特尔描述了纳米带晶体管和锗薄膜的使用，它们将充当电介质屏障，并在每个垂直堆叠的晶体管层中重复，最终取决于彼此堆叠的晶体管数量。
据了解，英特尔并不是第一家引用这种制造方法的公司。比利时研究小组Imec在2019提出了这种方法。根据Imec首个标准单元模拟结果，当应用于2nm工艺节点时，该技术相比传统纳米芯片方法可以显著提高晶体管密度。
垂直传输场效应晶体管(VTFET)由IBM和三星* * *(Samsung * * *)联合宣布，旨在取代目前一些最先进的芯片中使用的FinFET技术。新技术将垂直堆叠晶体管，允许电流在晶体管堆叠中上下流动，而不是将晶体管平铺在硅表面，然后电流从一侧流向另一侧，这是目前大多数芯片上使用的方法。
根据IBM和三星的说法，这种设计有两个优点。首先，它将允许绕过许多性能限制，并将摩尔定律扩展到超过1纳米的阈值。同时也可以影响它们之间的接触点，以提高电流，节省能量。他们表示，该设计可能会将性能提高一倍，或者将能耗降低85%。
其实晶体管制造只是解决3nm以后先进工艺演进的一部分，芯片设计也很重要。必须将片上互连、组装和封装对器件和系统性能的影响降至最低。
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晶圆集成电路设备汽车芯片存储台积电AI封装
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