为什么Verilog的系统函数time不能应用于合成？

因为在模拟时间的时候，它的功能是由你的计算机自身的软件资源和硬件资源提供的，而不是你设计的。集成的时候，不可能集成你的整台电脑。

这是初学者最难理解的。